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Host Interface (HI08)
Table 6-20. HI08 Programming Model: Host Side (Continued)
Bit
Reset Type
Reg
#
Name
Value
Function
HW/
SW
Indi
vi-d
ual
STOP
ISR
0
RXDF
Receive Data Register Full
0
Host Receive Register is empty
0
0
0
1
Host Receive Register is full
1
TXDE
Transmit Data Register
1
Host Transmit Register is
1
1
1
Empty
0
empty
Host Transmit Register is full
2
TRDY
Transmitter Ready
1
transmit FIFO (6 deep) is
1
1
1
0
empty
transmit FIFO is not empty
3
4
HF2
HF3
Host Flag 2
Host Flag 3
0
0
—
—
—
—
7
HREQ
Host Request
0
HREQ signal is deasserted
0
0
0
1
HREQ signal is asserted (if
enabled)
CVR
6–0
HV[6–0]
Host Command Vector
$32
—
—
CVR
7
HC
Host Command
0
no host command pending
0
0
0
1
host command pending
RXH/M/
L
TXH/M/
L
7–0
7–0
Host Receive Data Register
Host Transmit Data
Register
empt
y
empt
y
IVR
7–0
IV[7–0]
Interrupt Register
68000 family vector register
$0F
—
—
DSP56311 User’s Manual, Rev. 2
6-32
Freescale Semiconductor
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